Hola a todos, soy nuevo por aquí. Les comento un problema que me tiene ocupado ya varios dias, puede que sea una tontería, pero no salgo de aquí.

Estoy realizando un proyecto en VHDL, en concreto un reloj con tubos NIXIE. El diseño lo estoy realizando con la herramienta Quartus II de Altera, ya que trabajo sobre una FPGA Cyclone III. El diseño da como "salida" 8 bits para las horas, 8 para los minutos y 8 para los segundos (codificado en BCD). He puesto salida entre comillas, porque, y aquí esta el problema, tengo que hacerlo usando el registro de desplazamiento SIPO 74164. Se el funcionamiento de este integrado, el esquemático de su conexión en cascada también lo tengo, etc... Mi problema es que no se que hacer en el diseño para generar esa salida en serie, y la señal de reloj, que servirían de entradas a los 3 ICs mencionados.

Creo que he explicado bien cual es mi problema, si no es así, lo volveré a aclarar.

Por favor, a ver si alguien puede ayudarme, porque ya no se que hacer.

Gracias de antemano y un saludo.