elhacker.net cabecera Bienvenido(a), Visitante. Por favor Ingresar o Registrarse
¿Perdiste tu email de activación?.

 

 


Tema destacado: Security Series.XSS. [Cross Site Scripting]


+  Foro de elhacker.net
|-+  Programación
| |-+  Programación General
| | |-+  Ayuda VHDL
0 Usuarios y 1 Visitante están viendo este tema.
Páginas: [1] Ir Abajo Respuesta Imprimir
Autor Tema: Ayuda VHDL  (Leído 1,942 veces)
grandanh

Desconectado Desconectado

Mensajes: 10


Ver Perfil
Ayuda VHDL
« en: 21 Febrero 2014, 17:04 pm »

Hola, tengo un problema con el diseño de un testbench para un biestable D. He diseñado el biestable, pero no se como hacer el testbench. Esperaba que alguien pudiera ayudarme.

Os dejo mi codigo para el biestable D:

La Entidad:

Código:
LIBRARY ieee; 

 USE ieee.STD_LOGIC_1164.ALL;


 ENTITY BiestableD IS

 PORT ( D, CLK : IN std_logic;

 rstH : IN std_logic;

 Q : OUT std_logic);

 END BiestableD ;

La Arquitectura:

 
Código:
ARCHITECTURE BiestableDarq OF BiestableD IS 

 BEGIN

 PROCESS (CLK, rstH)

 BEGIN

 IF (rstH = ‘1’) THEN

 Q <= ‘0’;

 ELSIF (CLK’event and CLK = ‘1’) THEN

 Q <= D;

 END IF;

 END PROCESS;

 END BiestableDarq;

Gracias.


En línea

Páginas: [1] Ir Arriba Respuesta Imprimir 

Ir a:  

Mensajes similares
Asunto Iniciado por Respuestas Vistas Último mensaje
Programacion en VHDL
Programación General
Fox_Neo 1 5,196 Último mensaje 10 Octubre 2013, 17:44 pm
por Fox_Neo
Active vhdl
Electrónica
Fox_Neo 0 2,596 Último mensaje 2 Febrero 2014, 10:51 am
por Fox_Neo
VGA en VHDL
Foro Libre
joan.ayala 0 2,014 Último mensaje 23 Mayo 2014, 22:52 pm
por joan.ayala
AYUDA vhdl
Dudas Generales
emg123 0 2,336 Último mensaje 16 Junio 2016, 06:32 am
por emg123
Necesito ayuda con esta ALU en VHDL
Dudas Generales
Joloko 0 2,535 Último mensaje 21 Noviembre 2022, 20:59 pm
por Joloko
WAP2 - Aviso Legal - Powered by SMF 1.1.21 | SMF © 2006-2008, Simple Machines