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Programación => Programación General => Mensaje iniciado por: grandanh en 21 Febrero 2014, 17:04 pm



Título: Ayuda VHDL
Publicado por: grandanh en 21 Febrero 2014, 17:04 pm
Hola, tengo un problema con el diseño de un testbench para un biestable D. He diseñado el biestable, pero no se como hacer el testbench. Esperaba que alguien pudiera ayudarme.

Os dejo mi codigo para el biestable D:

La Entidad:

Código:
LIBRARY ieee;

 USE ieee.STD_LOGIC_1164.ALL;


 ENTITY BiestableD IS

 PORT ( D, CLK : IN std_logic;

 rstH : IN std_logic;

 Q : OUT std_logic);

 END BiestableD ;

La Arquitectura:

 
Código:
ARCHITECTURE BiestableDarq OF BiestableD IS

 BEGIN

 PROCESS (CLK, rstH)

 BEGIN

 IF (rstH = ‘1’) THEN

 Q <= ‘0’;

 ELSIF (CLK’event and CLK = ‘1’) THEN

 Q <= D;

 END IF;

 END PROCESS;

 END BiestableDarq;

Gracias.