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1  Informática / Electrónica / Problema al diseñar comparador en vhdl en: 12 Diciembre 2013, 19:44
Hola, tengo que diseñar un comparador en vhdl y tengo varias dudas acerca de unos errores que me dan:
En la parte de arquitectura tengo:
architecture comp8_arch of comp8 is
 begin
 mayor <= '0';
 menor <= '0';
 igual <= '0';
 _IF A > B then  mayor <= '1';
 elsif A < B then  menor <= '1';
 elsif A = B AND imayor='1' AND imenor='0' AND iigual='0' then mayor <= '1';
 elsif A = B AND imayor='0' AND imenor='1' AND iigual='0' then menor <= '1';
 _elsif A = B AND iigual = '1' then igual <= '1';
 _elsif A = B AND imayor = '0' AND imenor = '0' AND iigual = '0' then mayor <= '1' and menor <= '1';
end comp8_arch;

Me saltan errores en las lineas que empiezan con un guion bajo(obviamente el guión bajo no lo he puesto en el código, están de marcadores), pero imagino que habrá más cosas mal, A y B son buses de 4 bits, así que no se si el problema sera que no comparo bit a bit, lo puse así tras leer que era correcto pero no recuerdo la fuente ni si era fiable. Por si sirve de ayuda, este se supone que debería ser un comparador del tipo 74XX85.
Muchas gracias de antemano. Un saludo.
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