Hola,

Al sumar dos valores en vhdl, el bit que sobra es el accarreo.
Para manejarlo utiliza una señal intermedia de 17 bits y asigna a la salida solo los 16 del final. Suponiendo que las entradas sean a y b:


signal salida : std_logic_vector(16 downto 0);
begin

temporal <= '0'&a + '0'&b;
salida <= temporal(15 downto 0);