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Título: VHDL Publicado por: carlospulido3 en 14 Marzo 2017, 19:20 pm Hola:
Tengo que sumar dos vectores de 16 bits en VHDL y mi salida tiene que ser de 16 bits también. El problema está en que en algunos casos la suma de dos vectores de 16 bits dan un resultado de 17 bits. ¿Cómo puedo arreglar eso? Un saludo Título: Re: VHDL Publicado por: Randomize en 14 Marzo 2017, 19:43 pm Tu primer mensaje...
Bueno... Bienvenido. Expón hasta dónde llegas, lo mismo alguien te acaba la tarea, perdona :-X, te ayuda, que aquí sí ayudamos jejeje. Un saludo. Título: Re: VHDL Publicado por: andresiniesta en 27 Enero 2019, 16:08 pm Hola,
Al sumar dos valores en vhdl (http://vhdl.es), el bit que sobra es el accarreo. Para manejarlo utiliza una señal intermedia de 17 bits y asigna a la salida solo los 16 del final. Suponiendo que las entradas sean a y b: signal salida : std_logic_vector(16 downto 0); begin temporal <= '0'&a + '0'&b; salida <= temporal(15 downto 0); |